27/06/2005

Le grand pas, la nouvelle architecture i486

Nouvelle architecture de processeurs, le i486

Avec la venue du processeur i486 DX2 (Photo sur la gauche) les ordinateurs destinés aux utilisateurs particuliers vont prendre un nouveau tournant dans le monde de l’informatique. L’évolution du i386 prend son essor le 10 avril 1989, et INTEL va faire son premier grand bon en avant grâce aux très nombreuses évolutions de l’architecture de la gamme i486 DX2. Les processeurs i486 appartiennent à la famille de CPU SCALAIRE, c'est-à-dire qu’ils ne peuvent traiter qu’une seule donnée à la fois. Mais grâce à l'intégration du PIPELINE par Intel, l'i486 pouvait commencer le traitement d'une instruction avant que la précédente ne soit terminée.

 

Pour voir un processeur Intel i486 DX2 en grand format, CLIQUEZ! sur ce lien:

http://www.cpudb.com/imgs/cpus/intel/486-dx2-66-f.jpg

 

Le i486 DX2 va apporter les innovations suivantes :

 

1) IL sera le premier processeur désynchronisé de la série i486.

2) Cette désynchronisation va lui permettre de se décliner en plusieurs fréquences.

3) Le i486 DX2-50 avec un FSB (1) à 33 Mhz. Coefficient multiplicateur x1.5 x 33 Mhz = 50 Mhz.

4) Le i486 DX2-66 avec un FSB à 33 Mhz. Coefficient multiplicateur x2 x 33 Mhz = 66 Mhz.

5) Il intègre un cache d'Instruction de donnée de 8192 octets (8Ko) de niveau 1 (L1SRAM (6) inclus dans le cœur du processeur.

6) La canalisation (PIPELINE( 2) permet au processeur de faire un Locate Fetch Execute à chaque cycle d'horloge.

7) Gestionnaire de MEMOIRE VIRTUELLE (3). Programmé en dur dans le processeur pour déplacer la mémoire sur le disque dur quand c'est nécessaire.

8) Une FPU (4) intégré qui ajoute des fonctions mathématiques accélérées.

9) Les 80486 on un bus de données sur 32 bits. Ce qui demande 4 barrettes SIMM à 30 broches (8 bits) ou une barrette SIMM à 72 broches (32 bits).

10) Les 80486 ont un bus d'adresses sur 32 bits limité à 4 Go de mémoire.

11) Et enfin, les premiers ordinateurs à base de 80486 ont souvent utilisés des bus VLB (5) pour les cartes vidéo et les interfaces pour disque durs. La vitesse du bus était à la même fréquence que la carte mère.

12) Nombre de transistors 1 200 000.   

 

Le dico des définitions

 

(FSB(1) = Anglais (Front Side Bus) en français (bus frontal ou bus avant) C’est le point de passage de toutes les données qui transitent entre le processeur et les autres composants de la carte mère. Son débit dépend de la vitesse d'horloge, exprimée en MHz dans notre exemple 33 Mhz, et dénote la rapidité des interactions entre microprocesseur et composants.

 

PIPELINE (2) = Est une technique de conception des processeurs où l'exécution de plusieurs instructions se chevauchent à l'intérieur même du processeur. Le premier ordinateur à utiliser cette technique est l'IBM Stretch, conçu en 1958

 

MEMOIRE VIRTUELLE (3) = C’est le mécanisme qui a été mis au point dans les années 1960. Il est basé sur l'utilisation d'une mémoire de masse (type disque dur ou anciennement un tambour), dans le but, entre autres, de permettre à des programmes de pouvoir s'exécuter dans un environnement matériel possédant moins de mémoire centrale que nécessaire.

FPU (4) = (en anglais Floating Point Unit, soit FPU) en français, (Unité en Virgule Flottante) ou un coprocesseur arithmétique, est un processeur, ou une partie d'un processeur, spécialement conçu pour effectuer des opérations sur des nombres à virgule flottante. Les opérations typiques sont de l'arithmétique avec chiffres décimaux (telle que l'addition et la multiplication), mais quelques systèmes sont tout autant capables d'exécuter des calculs exponentiels ou trigonométriques (comme les racines carrées ou les cosinus).

VLB (5) = Anglais (VESA Local Bus) Spécification standard de bus à 32 bits des PC 486. Il a été remplacé par le bus PCI par la suite.

SRAM (6) En anglais (Static Random Acces Memory) en français (mémoire à accès aléatoire statique). La SRAM est un type de mémoire très rapide. Les puces de SRAM nécessitent un cycle de rafraîchissement semblable à celui de la DRAM en anglais (Dynamic Random Acces Memory) en français (RAM dynamique) et peuvent être conçues pour fonctionner à de très grande vitesse. Elle est utilisée au cœur des processeurs pour la mémoire cache de niveau L1, L2 et L3. L = en anglais (level) en français (niveau). Son coût est très élevé, car elle a besoin de 6 transistors par bit, ce qui les rend aussi plus volumineuses que les puces DRAM. La mémoire SRAM est volatile, elle perd ses données lorsqu’elle n’est plus alimentée.

 

18:26 Écrit par CPU History-fr | Lien permanent | Commentaires (1) |  Facebook |

Commentaires

Encore moi... Manque un peu de clarté pour les neofites, malgrès l'utilisation des caratères en gras et en rouge, je pense qu'un espacement plus grand entre les lignes aiderai beaucoup. Et des illustrations et photos supplémentaires... Comme l'intérieur des processeurs... Désolé d'insister.

Écrit par : Noterbel | 27/11/2006

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